Can I read Verilog HDL实验练习与语法手册 第2版 on EtoBox?

Verilog HDL实验练习与语法手册 第2版 by 夏宇闻编著, 夏宇闻编著, 夏宇闻 is a book available to read on EtoBox.

What is Verilog HDL实验练习与语法手册 第2版 about?

1 (p0-1): 目录 1 (p0-2): 第一部分 设计示范与实验练习 1 (p0-3): 练习一 简单的组合逻辑设计 4 (p0-4): 练习二 简单分频时序逻辑电路的设计 6 (p0-5): 练习三 利用条件语句实现计数分频时序电路 8 (p0-6): 练习四 阻塞赋值与非阻塞赋值的区别 10 (p0-7): 练习五 用always块实现较复杂的组合逻辑电路 13 (p0-8): 练习六 在Verilog HDL中使用函数 15 (p0-9): 练习七 在Verilog HDL中使用任务task声明语句 18 (p0-10): 练习八 利用有限状态机进行时序逻辑的设计 21 (p0-11): 练习九 利用状态机实现比较复杂的接口设计 26 (p0-12): 练习十 通过模块实例调用实现大型的设计 34 (p0-13): 练习十一 简单卷积器的设计 50 (p0-14): 练习十二 利用SRAM设计一个FIFO 60 (p0-15): 第二部分 Verilog硬件描述语言参考手册 60 (p0-16): 一、关于IEEE 1364标准 61 (p0-17): 三、语法总结 61 (p0-18): 二、Verilog简介 64 (p0-19): 四、编写Verilog HDL源代码的标准 65 (p0-20): 五、设计流程 66 (p0-21): 六、按字母顺序查找部分 138 (p0-22): 七、编译器指示(Compiler Directives) 143 (p0-23): 八、系统任务和函数(System Task and Function) 164 (p0-24): 第三部分 IEEE Verilog 1364-2001标准简介 164 (p0-25): 一、Verilog语言发展历史回顾 164 (p0-26): 二、IEEE 1364-2001 Verilog标准的目标 165 (p0-27): 三、新标准使建模性能得到很大提高 176 (p0-28): 四、提高了ASIC/FPGA应用的正确性 179 (p0-29): 五、编程语言接口(PLI)方面的改进 179 (p0-30): 六、总结 180 (p0-31): 附录一 A/D转换器的Verilog HDL模型和建立模型所需要的技术参数 185 (p0-32): 附录二 2K×8位异步CMOS静态RAM HM-65162模型 191 (p0-33): 参考文献

Author

夏宇闻编著, 夏宇闻编著, 夏宇闻

Publisher

北京:高等教育出版社

Published

2006

Language

ZH

ISBN

9787040171990