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基于FPGA的数字电路实验指导书 by 冯建文等编著, 冯建文[等]编著, 冯建文, 章复嘉, 包健, 李二涛 is a book available to read on EtoBox.

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1 (p1): 第1章 数字电路、FPGA与HDL 1 (p1-1): 1.1 数字电路 3 (p1-2): 1.2 FPGA 3 (p1-2-1): 1.2.1 可编程逻辑器件(PLD) 4 (p1-2-2): 1.2.2 FPGA的基本结构 5 (p1-3): 1.3 硬件描述语言(HDL) 6 (p1-3-1): 1.3.1 VHDL 7 (p1-3-2): 1.3.2 Verilog HDL 8 (p2): 第2章 Verilog HDL基础 8 (p2-1): 2.1 VerilogHDL概述 8 (p2-1-1): 2.1.1 数字电路的设计方法 9 (p2-1-2): 2.1.2 Verilog HDL程序结构 9 (p2-2): 2.2 Verilog HDL的模块 9 (p2-2-1): 2.2.1 模块的结构 10 (p2-2-2): 2.2.2 模块的声明与内容 12 (p2-2-3): 2.2.3 模块实例与调用 13 (p2-2-4): 2.2.4 时间单位与时延 15 (p2-3): 2.3 词法约定 15 (p2-3-1): 2.3.1 标识符 15 (p2-3-2): 2.3.2 关键字 16 (p2-3-3): 2.3.3 注释 16 (p2-3-4): 2.3.4 格式 16 (p2-4): 2.4 数据类型 17 (p2-4-1): 2.4.1 常量 19 (p2-4-2): 2.4.2 变量 22 (p2-4-3): 2.4.3 标量与向量 22 (p2-4-4): 2.4.4 参数 23 (p2-5): 2.5 表达式与操作符 23 (p2-5-1): 2.5.1 表达式与操作数 23 (p2-5-2): 2.5.2 操作符 28 (p2-5-3): 2.5.3 操作符优先级 29 (p2-6): 2.6 系统任务和函数 29 (p2-6-1): 2.6.1 $display和$write 31 (p2-6-2): 2.6.2 系统任务$monitor 32 (p2-6-3): 2.6.3 系统函数$time和$realtime 33 (p2-6-4): 2.6.4 系统任务$finish和$stop 33 (p2-6-5): 2.6.5 系统任务$readmem 34 (p2-6-6): 2.6.6 系统任务$random 34 (p2-7): 2.7 Verilog HDL建模方式 34 (p2-7-1): 2.7.1 建模方式概述 36 (p2-7-2): 2.7.2 结构建模方式 40 (p2-7-3): 2.7.3 数据流建模方式 42 (p2-7-4): 2.7.4 行为建模方式 53 (p3): 第3章 实验系统 53 (p3-1): 3.1 Nexys3教学开发板简介 54 (p3-2): 3.2 N

Author

冯建文等编著, 冯建文[等]编著, 冯建文, 章复嘉, 包健, 李二涛

Publisher

西安:西安电子科技大学出版社

Published

2016

Language

ZH

ISBN

9787560640358