About this document

Lab 5.2 by 23161337 is a document available to read on EtoBox.

Lab 5_2 hướng dẫn sinh viên kiểm tra tương đồng giữa schematic và layout (LVS), thực hiện Extracted View và mô phỏng Post-Layout để đánh giá ảnh hưởng của parasitic RC. Các cổng logic như INV, NAND, NOR, AND, OR, XOR và DFF được phân tích về độ trễ sau khi thực hiện mô phỏng, cho thấy ảnh hưởng của layout đến độ trễ của mạch. Các câu hỏi ôn tập giải thích sự khác biệt giữa LVS và DRC, lý do trễ tăng sau khi extract layout, và các parasitic ảnh hưởng đến hiệu năng mạch CMOS.

Author

23161337

Language

OTHER